湖南大学数字电路与逻辑设计大实验使用VHDL完成简易CPU设计（满分代码）
湖南大学数字电路与逻辑设计简易CPU设计大实验，使用VHDL实现。
- 本课程力图以“培养学生现代数字系统设计能力”为目标，贯彻以CPU设计为核心，以层次化、模块化设计方法为抓手的组织思路，培养学生设计与实现数字系统的能力。
- 本设计要求在进行了多个单元实验后，综合利用所学的理论知识，并结合在单元实验中所积累的成果（包括已经设计好的功能部件和调试方法），设计出一个简易计算机系统。
包含源代码和实验报告，内容精美，十分详细。记得给个好评嗷！
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