设置位宽,深度,时钟
平衡性能和资源
读写引脚设置:full,empty,数据量
官方文档:
时序图看的更直观些:
add an extra MSB是为rdusedw增加一个最高位。这样FIFO在存满的时候,最高位是1。不添加的话,rdusedw会清零,这时存满和没用数据就没有差别了。
是否添加异步清除信号
前显模式下,有数据就放在信号线上
M9K意思是有9kb存储空间
FIFO空和满电路保护
勾选是否用逻辑资源实现FIFO
fifo_ins.v可以看到例化模块
Do not assert the wrreq signal during the deassertion
of the aclr signa
22.FIFO读写实验
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转载自blog.csdn.net/weixin_44737922/article/details/105163810
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