目录
一、术语和概况简介
RTL的综合与仿真概述:
二、Verilog语法
1、程序的基本结构
module 模块名(端口列表);
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端口的声明(包含输入、输出、变量等)
本模块变量、信号的声明
电路功能的实际描述
时序参数
endmodule
示例程序:
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RTL的综合与仿真概述:
module 模块名(端口列表);
端口的声明(包含输入、输出、变量等)
本模块变量、信号的声明
电路功能的实际描述
时序参数
endmodule
示例程序: