1 引言
最近在做一个项目,用到PCIE接口。主要是FPGA与ARM通过PCIE接口进行通信,中断调试一直不通有2个月,最近也算是找到原因,FPGA中断上报后,CPU可以收到中断。所以,这里整理一下FPGA中断相关信号。
2 中断信号
开发软件:vivado 2018.2
硬件型号:K7 FPGA
PCIE IP核对应的中断信号如下:
input wire cfg_interrupt
output wire cfg_interrupt_rdy
input wire cfg_interrupt_assert
input wire [7 : 0] cfg_interrupt_di
output wire [7 : 0] cfg_interrupt_do
output wire [2 : 0] cfg_interrupt_mmenable
output wire cfg_interrupt_msienable
output wire cfg_interrupt_msixenable
output wire cfg_interrupt_msixfm
input wire cfg_interrupt_stat
解释如下:
cfg_interrupt
中断请求
cfg_interrupt_rdy
中断应答
cfg_interrupt_assert
配置传统中断有效/无效置位选择
cfg_interrupt_di[7:0]
配置中断数据输入
cfg_interrupt_