uvm_primer ch12 uvm component
testbench可以分为三类：structure，sequence，data；
- structure 就是本章说说的component；在整个仿真过程中始终存在；
- sequence 描述我们想dut发送的command，及其顺序；
- data 描述command里边包含的激励数据；
定义一个uvm_component一般4步；
- extends 从一个uvm_component及其子类；定义自己带的component；
- 使用
`uvm_component_utils()宏来向factory注册； - 提供最少的构造器；
- override uvm的phase；
可以override ，也可以不override
我们一般在build_phase中构造这个类中包含的其他类的对象；