ALTERA verilog Error (12007): Top-level design entity “test1” is undefined
这个错误的原因，是因为项目名称叫做test1，但是verilog中(myverilog.v)，找不到这个名称叫test1的module。顶级模块的名称必须与项目名称一致。
把myverilog.v中的内容改成下面这个样子就OK了，
module test1( // 注意这里名称要用test1
BKPT, nRESET, nPSEN, CLKOUT
....
);
input [7:0]PB;
。。。。
endmodule