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1.软件版本
vivado2019.2,matlab2021a
2.本算法理论知识和IP核配置
首先，在本教程【FPGA教程案例11】基于vivado核的除法器设计与实现的学习可知，通过vivado自带的除法器IP核，其计算的延迟较长，在很多时候，无法满足实时性需求。在本课程，我们将使用ROM核以及乘法器，实现一个低延迟的除法器。
在介绍低延迟除法器之前，首先复习下关于ROM和乘法器的学习课程：