//四位计数器
module cy4(input clk,
input rst_n,
output reg[3:0] Q);
always @(posedge clk or negedge rst_n)
if(!rst_n) Q <= 4’b0;
else Q <= Q + 1;
endmodule
简单的四位计数器
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转载自blog.csdn.net/qq_41982581/article/details/82464035
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