verilog-2001 generate use case: multiplexer generator
clumsy level 1
Verilog的语法灵活性差,2001版增强了generate功能,反而凸显出其弊端。
generate的一大用途是根据parameter自动判断生成的代码行数,可以支持assign、always、case语句,但是必须包含完整的语句块。
假设一个N组M比特控制信号中,根据指示信号,选择出一组控制信号。这些控制信号有一个特点, 任何时候,只有一组是独热码, 其它组都是全0。
部分假想的代码如下:
wire [param_m – 1 : 0] ctrl_in [param_n – 1 : 0];
reg [param_m – 1 : 0] ctrl_out;
wire [31:0] sel;
always@(*) begin
case(sel)
‘h0: ctrl_out = ctrl_in[0];
‘h1: ctrl_out = ctrl_in[1];
… //wrong,中间的代码写不出来
param_n-1: ctrl_out = ctrl_in[param_n-1]
default: ctrl_out = ‘h0;
endcase
因为param_n是由parameter 决定的,因此以上代码是不可能写出来的。直接换用generate语法,也不行,
wire [param_m – 1 : 0] ctrl_in [param_n – 1 : 0];
reg [param_m – 1 : 0] ctrl_out;
wire [31:0] sel;
genvar i;
always@(*) begin
case(sel)
generate
for (i=0;i<param_n;i=i+1) begin : ctrl_mux
i: ctrl_out = ctrl_in[i]; //wrong,不能只生成局部代码块
end
endgenerate
end
这就迫使我们改变写法。
wire [param_m – 1 : 0] ctrl_in [param_n – 1 : 0];
wire [param_m – 1 : 0] ctrl_tmp [param_n – 1 : 0];
wire [param_m – 1 : 0] ctrl_out;
wire [31:0] sel;
assign ctrl_tmp[0] = ctrl_in[0];
assign ctrl_tmp[1] = ctrl_in[1] | ctrl_tmp[1];
… //中间的部分仍然不能实际地写出来
Assign ctrl_tmp[param_n-1:0] = ctrl_in[param_n-1:0] | ctrl_tmp[param_n-2];
Note: 请注意,因为输入控制信号的特殊性,我们只需要找到按位“或”之后哪一位是高电平,就达到mux的目的了。
改写后的代码似乎比较笨拙,但这次却可以使用generate生成了。
wire [param_m – 1 : 0] ctrl_in [param_n – 1 : 0];
wire [param_m – 1 : 0] ctrl_tmp [param_n – 1 : 0];
wire [param_m – 1 : 0] ctrl_out;
wire [31:0] sel;
genvar i;
generate
for (i=0;i<param_n;i=i+1) begin : ctrl_mux
if( i==0)
assign ctrl_tmp[0] = ctrl_in[0];
else
assign ctrl_tmp[i] = ctrl_in[i] | ctrl_tmp[i-1];
end
endgenerate
assign ctrl_out = ctrl_tmp[param_n-1];
clumsy level 2
更笨一步,如果ctrl_in不具有特殊pattern,而是像数据一样,如何生成?那就要更笨拙一些,利用sel信号,多生成一个ctrl_tmp2。
ctrl_tmp2[0] = (sel==0) ? ctrl_in[0] : ‘h0;
以下是完整的示例,其中ctrl换成了data。
wire [param_m – 1 : 0] data_in [param_n – 1 : 0];
wire [param_m – 1 : 0] data_tmp [param_n – 1 : 0];
wire [param_m – 1 : 0] data_tmp2 [param_n – 1 : 0];
wire [param_m – 1 : 0] data_out;
wire [31:0] sel;
genvar i;
generate
for (i=0;i<param_n;i=i+1) begin : data_mux
if( i==0) begin
assign data_tmp2[0] = (sel==0) ? data_in[0] : ‘h0;
assign data_tmp[0] = data_tmp2[0]; //可以省略
end
else begin
assign data_tmp2[i] = (sel==i) ? data_in[i] : ‘h0;
assign data_tmp[i] = data_in[i] | data_tmp2[i-1];
end
end
endgenerate
assign ctrl_out = ctrl_tmp[param_n-1];
提醒:sel必须大于param_n的可能数量,这样可以处理一个也不选的情况,类似于不满项时候的case default。