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打开一个Verilog文件，在主菜单栏中进入Edit--Insert Template--Verilog HDL--Synthesis Attributes，可以看到Synthesis Attributes下有很多子项，以chip_pin Attribute为例：
在Verilog程序中添加chip_pin Attribute属性不会影响Verilog程序的语法和功能，但是在Fitter（Place&Route）过程中Quartus工具软件会提取Attributes属性来分配引脚。示例如下图（两种使用方式）：
注意这种表示方式需要将端口的属性定义放在module定义下面，并且属性注释要放在参数名和分号“；”之间，而不能放在行最后面。分配之后进行Fitter（Place&Route）操作查看Pin Planner：
这样还是挺方便的，因为拖拽引脚到芯片上有时候的确不是很方便，根据电路图来直接在Verilog程序上表示出来还是挺方便的。