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写verilog程序需要注意的地方
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2018-05-11 16:37:11
阅读次数: 1
1.在always块语句中一定要注意if-else if-else if-else的判断条件的顺序。
2.同一个寄存器信号只能在同一个always or initial 块中进行赋值。
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转载自
www.cnblogs.com/danielwc/p/9025297.html
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