ubuntu下编译verilog文件,方法如下：
工具：DVE
使用Makefile脚本编译
待编译文件路径：
/home/VCS_learn/baud_gen/
makefile脚本代码：
all:compile
compile:
vcs \ //
-sverilog \ //支持SystemVerilog
baud_gen.v \ //verilog名
-debug_all \ //使能UCLI命令行
+notimingcheck \ //屏蔽specify块中的路径延时和时序检查
+nospecify \ //屏蔽specify块中的时序检查
+v2k \ //支持Verilog-2001标准
-l com.log \
$(f)
dve:
dve&
在终端使用命令编译：
make compile
执行命令后产生可执行文件simv。
运行命令：
./simv
编译结束。
使用命令：
./simv -gui
即可调用DVE图形界面，查看电路的RTL结构
使用命令：
dve
调用dve.
