1. 系统同步、源同步设计中会用到
2. TCo从datasheet获取，PCB走线延时这个PCB工程师会知道，从相应的工具中可以看到
上级器件到达FPGA输入端口
fpga输出端口到下级器件
1）条件：上游芯片和下游芯片系统时钟同步
input delay：上游芯片的参考时钟upstream/clk的发送沿到数据到达FPGA端口的时间
TD：trace delay 或称board delay 为板级延迟，可以测量
clock:参考时钟的边沿作为参考点
1)creat_clock
2）或者虚拟时钟
由上图得：1）当前数据的建立时间>=6ns=下个时钟上升沿 - 最大延迟时间。
2）下个数据距离下个时钟上升沿的最小延迟=2ns<当前数据的保持时间<4ns=下个数据到来的延迟时间。
3）当前数据的有效时间，即（建立时间+保持时间）> [(T - idelay_max)+idelay_min=8ns]；
注：（公室内的）idelay_max指当前数据的最大延迟；idelay_min指下个数据的最小延迟。
上图说明：1）距离上升沿的最大/小延迟 2ns/1ns；
2）距离下降沿的最大/小延迟 2ns/1ns.
由上图得：
1）下降沿采集时
1.1）当前数据的建立时间>=3ns=5-2=下个时钟下降沿 - 距离当前时钟上升沿的最大延迟时间；
1.2）距离下降沿的数据最小延迟时间=1ns<当前数据的保持时间<2ns=距离下降沿的数据最大延迟时间
1.3）数据的有效时间，即（建立时间+保持时间）> [(T/2 - idelay_max)+idelay_min=4ns]；
2）上升沿采集时，同理
