Xilinx
IO约束,如位置和IO标准
引脚分配命令
Set_property PACKAGE_PIN <pin name> [get_ports <port>]
驱动能力设置
Set_property DRIVE <2 4 5 8 12 16 24> [get_ports <port>]
电气标准
Set_property IOSTANDARD <IO standard> [get_ports <port>]
引脚抖动
Set_property SLEW <SLOW|FAST> [get_ports <port>]
上拉
Set_property PULLUP TRUE [get_ports <port>]
下拉
Set_property PULLDOWN TRUE [get_ports <port>]
布局约束,如单元的位置
布线约束,如固定的布线
配置约束,如配置模式
1.网表约束(用于设置网表对象,如端口、引脚、网络或者单元)
2.布局约束
3.配置约束管理(全局约束)
//将CONFIG_MODE设置为M_SELECTMAP
Set_property CONFIG_MODE M_SELECTMAP [current_design]
//将E11和F11引脚设置为电压参考引脚
Set_property VREF {E11 F11} [current_design]
//禁止CEC检查
Set_property BITSTREAM.GENERAL.CRC Disable [current_design]
vivado 约束未使用引脚
set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]
以上语句三选一,怎么选看实际需求。通常我都选最后一条,未使用引脚悬空。
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Altera FPGA未使用引脚的配置
在使用FPGA过程中,未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。
以Altera FPGA为例,一般是将没使用的管脚设置为三态输入比较安全。利用Quartus II 将未使用管脚设置为三态输入
选择Assignments→Settings→Devices and Pin Options,打开一个选项卡,选项卡中选择Unused Pins就可以对未定义的管脚配置了As input tri-stated.