本文针对Intel FPGA。
本文按照时钟的产生顺序介绍了在FPGA时序约束时，.sdc文件常用的约束命令。实际操作中，我们使用timing Analyzer的GUI界面很容易产生这些命令，因此无需死记硬背这些语法。本文的目的是帮助大家了解这些语法，方便在后期修改SDC或查错。
Create Clock
创建基准时钟。告诉Timing Analyzer本工程输入的时钟频率。基准时钟是输入到FPGA中的原始输入时钟。与PLLs输出的时钟不同，基准时钟一般是由片外晶振或者时钟分配板产生的，对于涉及到级联的系统也有可能是数据收发器送来的时钟。定义基准时钟的意义是：可以让其他生成时钟和时序约束都以该基准时钟为参照。
- 命令格式：
create_clock -name {local_clk_i} -period 20.000 -waveform { 0.000 10.000 } [get_ports {local_clk_i}]
- 解析：
name 这是一个可选项，若设置则时序报告以此名称来汇报，若无则默认和get_ports内容一样
period 为时钟周期
waveform 约束时钟上升和下降沿位置，也就是占空比约束
get_ports 为顶层文