（2020年大疆芯片开发）下列说法正确的是（）
A、乘法器在 FPGA 上必须使用 DSP 资源
B、基于 SRAM 的 FPGA 器件，每次上电之后必须重新进行配置
C、FPGA 的 ChipScope 设置同样的采样深度，如果想一次观测更长时间的信号波形，可以将采样时钟换成更高频率的时钟
D、Source clock latency 也属于 FPGA IO 接口约束
答案：B
解析：
A. 基础资源
A. LUT 和 DSP
乘法器可以通过 LUT 实现，特别是位宽较少的时候，默认使用 LUT 查找表实现（Look Up Table），位宽较大的时候才会综合成 DSP资源（作者在 Vivado 上已经做了验证）；
Xilinx 7 系列的 FPGA 的基础资源：
（1）LUT：Look Up Table，查找表，用于组合逻辑；
（2）Flip-Flop：触发器，可配置成 reg 寄存器，也可用作 Latch 锁存器；
（3）Carry Chain：进位链，实现加、减法；
（4）MUX：选择器；
（5）BRAM：Block RAM，块 RAM 存储；
（6）DSP：大位宽快速乘法，乘累加等；
参考：
Xilinx 7 系列 FPGA 底层资源-- 内部结构之CLB（LUT查找表、Flip-Flop、进位链、MUX）
B. 存储器相关问题
B. Xilinx 和 Altera 的基于 SRAM 的 FPGA，什么是基于 SRAM？
SRAM：（Static Random-Access Memory，静态随机存取存储器）是 RAM 的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以保持；断电就没了。与之对应的是动态RAM（DRAM），需要不断动态刷新才能保持数据。
如果实际做个 FPGA 的开发或者下载过程序，应该知道，每次上电需要重新下载。
除非“固化”。U-Boot加载，使用 QSPI 的 Flash 、 SD 卡等非易失性存储器先把程序存起来，每次上电后从 Flash 中读取程序重新配置 FPGA，FSBL 加载。
在这篇文章提到过：
存储器相关问题汇总【SRAM】【DRAM】【SDRAM】【Flash】【EPROM】【EEPROM】
C. 采样问题
C. 想观察更长实际的波形，在时钟频率不变的情况下，增加采样点数；
在采样点数不变的情况下，降低时钟频率，即降低采样率，那么采样间隔变大，采集同样的点数意味着采集的时间变长。
D. 约束问题
D. Source clock latency
查阅 Xilinx 文档，IO 接口的约束是 input delay 和 output delay，Source clock latency 属于对时钟的约束。
对时钟延时 clock latency，有 2 种：
（1）Source clock latency：时钟源延时，从时钟源到达模块的时钟输入端口的延时（片外延时）；
（2）Network clock latency：时钟网络延时，从模块的时钟输入端口到达触发器的时钟输入端的延时（片内延时）；
【往期精彩】
fifo 深度计算
FPGA笔试面试题之FIFO深度计算【字节跳动】【大疆】【简便计算公式】
FSM 状态机
FPGA/数字IC笔试题——序列检测（FSM状态机）【状态机序列检测】
实习面经、笔试
FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试（下）
FPGA设计中的优化问题——【面积优化】【速度优化】【关键路径优化】【流水线】
存储器相关问题汇总【SRAM】【DRAM】【SDRAM】【Flash】
【华为2021秋招】FPGA逻辑笔试解析【独家】【数字IC】【FPGA逻辑】
IC前端流程