通过学习可以了解到:同步时序电路的所有动作是和时钟同步的,而异步时序电路的设计则一般是不和时钟同步
同步和异步的区别也可以通过Verilog HDL代码书写的区别体现出:
同步时序
always@(clk) // clk Only
begin
// 同步时序
end
异步时序
always@(posedge clk or negedge rst_n or posedge p_en)
// clk, rst_n and p_en
begin
if(!rst_n) begin
// 当rst_n满足条件
end
else if(p_en) begin
// 如果p_en满足条件
end
else begin
// 其余操作
end
end
- 其中:posedge 代表上升沿有效,negedge代表下降沿有效,不加默认是上升沿有效