UG382
1 有 16 个时钟资源，P11，里面提到了串行器和解串器，是为上G做准备的，可以先不看，看的话在selectIO里面
Each Spartan-6 FPGA device offers 16 high-speed, low-skew global clock resources to optimize performance. These resources are used automatically by the Xilinx tools.
看了半天也不是太明白，xilinx的文档简直是扯蛋。我的理解是输入pin->BUFG或者pin->BUFIO2，前者用于内部互联，后者用于IO口的时钟输出。S6有16个BUFG，Bank0和1共用8个，23共用另外8个，每个的输入是两个pin二选一
ug382的图1-3和1-4显示了输入时钟的连接关系，我的理解：如果pin选择为GCLK输入，那么GCLK_19和GCLK_11是不可以同时接振荡器的，因为不能同时用，同时用就短路了。BUFGMUX_XxYy只是MUX 的编号而已，没有任何说明也是醉了！这些个pin也可以通过BUFG直接进入内部，规则应该是一样的。BUFIO2就是给外部高速总线用的。
图1-12图示了时钟的用法，我估计好多BUF应该是综合时自动加上去的，设计人员没必要了解那么详细。
http://blog.sina.com.cn/s/blog_83609aff0102wsnv.html Spartan-6时钟管理模块的介绍与使用，这个不是介绍时钟IO 的，但也很有帮助，了解了jitter和slew。