FPGA基础实验:多周期移位寄存器
添加时间基准电路、带使能的多周期移位寄存器。对下面两个代码进行器件例化:
////////// 时间基准计数器 /////////////
module cnt_sync(
CLK , // clock
CNTVAL, // counter value
OV ); // overflow
input CLK;
output [32-1:0] CNTVAL;
output OV;
parameter MAX_VAL = 25_000_000;
reg [32-1:0] CNTVAL;
reg OV;
always @ (posedge CLK) begin
if(CNTVAL >= MAX_VAL)
CNTVAL <= 0;
else
CNTVAL <= CNTVAL + 1'b1;
end
always @ (CNTVAL) begin
if(CNTVAL == MAX_VAL)
OV = 1'b1;
else
OV = 1'b0;
end
endmodule
//////////串入并出移位寄存器 ///////////////
module shift_reg_SIPO(
RST , // 异步复位, 高有效
CLK , // 时钟,上升沿有效
EN , // 输入数据串行移位使能
IN , // 输入串行数据
L_R , //左右控制,L为右到左,H为左到右
OUT ); // 并行输出数据
parameter SHLEN = 6;
input RST, CLK, EN;
input IN;
output[SHLEN-1:0] OUT;
reg [SHLEN-1:0] shift_R;
input L_R;
assign OUT[SHLEN-1:0] = shift_R[SHLEN-1:0];
// 时序逻辑 根据输入使能进行串行移位
// shift_R 会被编译为D触发器
always @ (posedge CLK or posedge RST) begin
if(RST)
shift_R[SHLEN-1:0] <= 0;
else
if(EN) begin // 串行移位的使能有效
if( !L_R )
begin
shift_R[SHLEN-1:1] <= shift_R[SHLEN-2:0];
shift_R[0] <= IN;
end
else
begin
shift_R[SHLEN-2:0] <= shift_R[SHLEN-1:1] ;
shift_R[SHLEN-1] <= IN;
end
end
else begin // 使能无效保持不动
shift_R[SHLEN-1:0] <= shift_R[SHLEN-1:0];
end
end // always
endmodule
添加例化后的器件模块,并对其进行连接,编译分配管脚
##### 从原理图中可以看出,这里加入了输入端,不同的输入对应移位寄存器的移位方向,而以为原理也非常简单的,可以从例化程序中看出。这里我们通过多个LED灯进行显示程序操作。